3 納米芯片，可能連蘋果都玩不起

卡在 2022 年的最後幾天，台積電兑現了年內量產 3nm 工藝芯片的承諾。

12 月 24 日，據中國台灣媒體《經濟日報》報道，台積電將於下週在南科園區的 3nm 工廠舉辦量產暨擴廠典禮。

按照台積電的規劃，這座總投資高達 6000 億新台幣（約合人民幣 1360 億）的超級工廠，在滿產後的月產能將實現 6 萬片 12 英寸晶圓。這也創下了台積電單筆投資建廠的紀錄，作為對比，台積電 2020 年在美國投建的 5nm 工廠投資額為 120 億美元（約合人民幣 838 億）。

只不過，現階段似乎沒有下游廠商，能為這項奢侈的技術買單了。

買不起的芯片，撐不住的市場

在台積電宣佈 3 納米制程量產之前，台積電在先進製程上的唯一對手三星宣佈成功量產 3nm 芯片。但虎嗅向多位業內人士瞭解，三星的先進製程芯片，一直卡在良率上不去。因為有代工市場的壓力，三星往往會早一些宣佈自己的製程進展。

而在頭部代工廠的研發專家表示，三星 3 納米芯片的首位客户是一家國內的挖礦芯片廠商，原因是挖礦芯片的製程要求單一，並不是完整的工藝平台，光罩數量也少很多。通常情況下，芯片上的晶體管會按照一定比例分配給邏輯（負責運算）和 SRAM（負責存儲），上述專家表示，對於挖礦芯片來説，基本只用到了前者，這對於代工廠來説更容易實現。

所謂 SRAM，即靜態隨機存儲器，這種存儲器只要保持通電，裏面儲存的數據就可以恆常保持。

並且，挖礦芯片廠商希望能夠儘可能使用高性能，三星在試驗階段的用户會給出很好的優惠。

因此，相比之下，業界認為對於向來求穩的台積電來説，一旦他們公佈量產，良率上能夠相對可靠。但即便如此，似乎沒有多少客户願意買單，或者買得起這個單。

11 月，台媒《電子時報》援引產業鏈知情人士的消息指出，台積電的某位頭部客户已經大幅削減了 3nm 芯片的訂單。

虎嗅根據公開信息查詢，目前包括蘋果、英偉達、英特爾、AMD、高通、聯發科都表達了讓台積電代工 3nm 芯片的意願，但在上述公司中，沒有一家明確公佈了 3nm 產品的時間表。

這與今年年初各家提前預約 3nm 芯片產能的光景形成了強烈的對比。從搶佔產能到大客户砍單，為什麼各大廠商突然對 3nm 芯片失去了興趣？

一個最直接的原因是，這項新技術真的太貴了。

此前，英偉達在發佈 4nm 製程的 RTX 40 系列顯卡時，CEO 黃仁勳就曾吐槽過，“現在的芯片代工不是貴一點點，而是巨幅漲價。”

而進入 3nm 製程後，代工端給出的價格要更加誇張。根據 Digitimes 的數據，未來 3nm 芯片量產後，晶圓的單片價格將突破 20000 美元，相比於 7nm 芯片翻了一番。

芯片設計廠商對於代工價格上漲不滿，而台積電也是有苦難言。

從成本核算的角度來看，第三方分析機構 IBS 曾算過一筆賬，晶圓廠在 3nm 製程的工藝研發投入達到 40 億美元-50 億美元，建一座 3 納米制程、每月生產 4 萬片的生產線，成本約為 150 億美元-200 億美元，這還只是晶圓廠的投入。

先進製程芯片的開發費用同樣不遑多讓，其研發費用主要包括芯片設計、IP、EDA、設備等，根據第三方半導體研究機構 Semiengineering 計算，28 納米制程的開發費用大約為 5130 萬美元，到 16 納米制程需要投入 1 億美元，到 5 納米制程節點，這個費用達到 5.42 億美元。

需要説明的是，如今各大廠商所説的 5nm、3nm 等概念，更多是廠商根據自身的參數定義的製程概念，這些數字本身除了表達工藝迭代之外，沒有什麼真正的參考意義。比如同為 5nm 工藝製程，台積電 5nm 芯片每平方毫米的晶體管數量為 1.71 億個，三星 5nm 芯片每平方毫米的晶體管數量 1.27 億個，兩者規格參數完全不同。

一般情況下，芯片代工廠商需要在工藝節點下開發多個的工藝版本以滿足客户在不同場景下的需求，就目前台積電公佈的信息來看，這家公司未來將至少開發包括 N3B（基礎版本）、N3E（低功耗）、N3P（性能增強版本）、N3S（密度增強版本）、N3X（超強性能版本）在內的五個工藝版本，除了 N3B 與 N3E，其他版本之間並沒有直接迭代關係。

不過，如果僅是價格上漲，下游廠商們可能也不會打退堂鼓，真正的問題在於，摩爾定律在這一代芯片上已經開始放緩，甚至出現了失效的跡象。性能沒有翻倍，成本卻指數級遞增。

所謂摩爾定律，即 “每隔 18 個月，同樣面積內晶體管數量翻倍，但是價格不變”，這條定律雖然是戈登·摩爾的經驗之談，但在過去 50 餘年的時間裏已在半導體行業中得到廣泛驗證。

這條定律可以反映出兩個結論，首先是每隔 18 個月，單位面積內晶體數量翻倍，這意味着性能也翻倍了。其次價格不變，等同於同樣價格買到晶體管數量也翻倍了，這意味着單個晶體管成本降低了一半。

而目前 3nm 製程的芯片既沒有讓性能實現翻倍，也沒有讓單個晶體管的成本下降。

根據行業媒體 Semianalysis 的測算，相較於台積電 5nm 製程工藝，目前 3nm 測試芯片在晶體管密度上提高 56%，成本增加了約 40%。換算下來，3nm 製程工藝芯片的單個晶體管的成本降低約 11%，“這幾乎是 50 多年來主要工藝技術的最弱擴展”。

這對於芯片設計公司是無論如何都無法接受的，儘管先進製程的利潤豐厚，但投入和風險也更大。尤其是在消費電子市場疲軟的大背景下，芯片廠商大概率不會冒險增加成本去推動芯片製程的升級，未來行業內 “擠牙膏” 式的產品迭代或將成為常態。

Chiplet 會是未來嗎？

在半個月前的年度 IEEE 國際電子器件會議 (IEDM) 上，台積電展示了有關 3nm 工藝節點的許多細節。

台積電在 IEDM 上發表的論文上稱，採用 N3 和 N5 工藝的 SRAM 位單元大小為 0.0199μm²和 0.021μm²，僅縮小了約 5%，而 N3E 工藝更糟糕，基本維持在 0.021μm²，這意味着相比 N5 工藝幾乎沒有縮減。

這説明台積電目前遇到的嚴峻問題是，SRAM 位單元的體積根本無法再繼續縮減了。

也就是説，在同樣晶體管數量下，隨着邏輯晶體管單位的縮小，實際上 SRAM 單元要佔用更多的面積，這也很好地解釋了 3nm 工藝性能提升不不明顯的原因。

當然，這個問題並不是沒有方案，比如可以使用 Chiplet 設計。

Chiplet 又稱 “小芯片” 或 “芯粒” 技術，將原本需要一顆大芯片完成的功能，切分到一個個面積比較小的芯粒上，然後將這些具有特定功能的芯粒，通過某種互連技術連接起來，再封裝成為一個系統芯片。最初，Chiple 是 AMD、英特爾、賽靈思等芯片巨頭廠商，為了解決服務器領域大算力芯片光照掩膜尺寸瓶頸的問題，選擇的一項技術。

最早提出這個概念的，是曾經 Marvell 的 CEO 周秀文，當時的 Marvell 有很多客户，其中有很多共同的技術，周秀文想到，與其在每個芯片上放一個模塊，不如把共用的 IP 變成一個個的小芯片，哪個客户需要，就拿過來拼在一起。這樣就很好解決了 IP 重複使用的問題。彼時，這個概念叫做 MoChi。

後來，周秀文提出的這個概念，並沒有在 Marvell 得到實現，反而是 AMD 將其發揚光大。

早在 2017 年，AMD 就在其初代 Epyc 服務器處理器 Naples 中，實現了 4 個同類 CPU 的封裝；到 2019 年 AMD 又推出了第二代 EPYC 處理器 Rome，此時使用了 8 塊 CPU 芯片，該芯片使用的是 14nm 工藝，而內部封裝的 CPU Chiplet 使用 7nm 晶體管來提高速度和功率，Rome 是當時英特爾最好的處理器性能的兩倍多。

這也顯示出 chiplet 的又一特性：在摩爾定律放緩的背景下，可以通過多塊芯片堆疊保持產品性能的提升。

不過，現階段的 Chiplet 還存在較強的侷限性。一位業內專家向虎嗅表示，“尖端的先進封裝工藝在精度控制上，已經越來越朝着集成電路本身的精度要求在靠攏了。”這也讓先進封裝工藝的成本一路水漲船高，英特爾今年在意大利投資 45 億歐元修建 Chiplet 工廠，這個價格幾乎與一座 7nm 芯片工廠相持平。

對於 Chiplet 技術來説，仍然是巨頭之間的遊戲。多位業內專家告訴虎嗅，其難點並不單是在製造工藝，如何使用先進封裝將不同的小芯片模塊組裝起來，如何設計架構以及各芯片模塊間的互連、如何設計接口等，都十分關鍵。因此，短時間內，Chiplet 技術仍然不可能替代摩爾定律，成為主流。

相比於此前的工藝節點，台積電此次發佈的三納米制程的工藝技術略顯無力。毫無疑問，在先進製程上的競爭，半導體廠商依然會一直卷下去。但現在誰能為其買單？可能連台積電自己也説不準。

作者：丸都山，來源：虎嗅 APP，原文標題：《3 納米芯片，可能連蘋果都玩不起》。